کتاب طراحی مدارهای دیجیتال با System Verilog

طراحی مدارهای دیجیتال با System Verilog

بعد از اين که “کتاب طراحی سيستم ديجيتال با VHDL” منتشر شد، ايده نوشتن يک کتاب طراحی مدارهای دیجیتال با system verilog بوسيله يک زبان توصيف سخت افزار به نظر جديد می‌آمد.

اکنون کتاب طراحی سيستم ديجيتال با VHDL توسط چندين دانشگاه به عنوان مرجع اصلی پذيرفته شده و به زبان‌های لهستانی، چينی، ژاپنی و ايتاليايی ترجمه شده‌است. طولی نکشيد که بعد از انتشار ويرايش دوم طراحی سيستم ديجيتال با VHDL، System Verilog به عنوان يک زبان جديد توصيف سخت افزار پديدار شد.

این کتاب مناسب چه کسانی است؟

کتاب طراحی مدارهای دیجیتال با system verilog به عنوان کتاب درسی مختص دانشجويان دوره ليسانس و هم فوق ليسانس می‌باشد. اکثر کتاب‌های وريلاگ و سيستم‌ وريلاگ، بر اساس طرح‌های عملی برای مهندسين بنا نهاده‌شده‌اند. بنابراين بعضی از ويژگی‌های سيستم‌ وريلاگ به هيچ عنوان در اين کتب بيان نشده‌اند. در مقابل، جنبه‌هایی از طراحی ديجيتال در اين کتاب پوشش داده‌شده که در کتاب‌های نمونه سيستم‌ وريلاگ ديگر نخواهدبود.

سرفصل‌ها برای مهندسی برق، الکترونيک و کامپيوتر در ميان کشورها، دانشگاه‌ها يا کالج‌ها متفاوت می‌باشد. مطالب مطرح در کتاب طراحی مدارهای دیجیتال با system verilog برای دانشجويان سال دوم و سوم کارشناسی و همچنين دانشجويان کارشناسی ارشد در نظر گرفته شده‌است. اين طور فرض می‌شود که دانشجويان با قواعد جبر بولی و طراحی منطق ترکيبی آشنا هستند.

در دانشگاه ساوتمپتون انگلستان سر فصل‌های دانشجوی سال اول دوره ليسانس، شامل طراحی ترتيبی آسنکرون و منطق قابل برنامه‌ريزی نيز می‌باشد. بنابراين، اين کتاب بر اين اساس به وجود آمده است. اغلب اين گونه تصور می‌شده که مباحثی مانند سيستم‌ وريلاگ برای تدريس در سال دوم بسيار اختصاصی بوده و بهتر است به سال آخر يا دوره فوق ليسانس موکول شود.

چرا باید سیستم وریلاگ در برنامه درسی وجود داشته باشد ؟

دلايل محکم و خوبی وجود دارد برای اينکه چرا بايد سيستم‌ وريلاگ هرچه زودتر در برنامه درسی گنجانده شود. با افزايش پيچيدگی مدارهای مجتمع، کسب دانش علم سيستم‌ وريلاگ و ابزارهای طراحی مربوطه يک نياز برای دانش آموختگان به شمار می‌آيد. اگر اين مباحث را به سال آخر موکول کنيم، زمان کمی و شايد هيچ زمانی برای اينکه دانشجويان اين علم را در کار پروژه‌ای به کار ببندند وجود نداشته باشد.

ثانياً گفت و گو با همکاران در بسياری از کشورها نشان داد که دانشجويان امروزی برگزيدن علوم کامپيوتر يا مهندسی کامپيوتر را به مهندسی برق يا الکترونيک ترجيح می‌دهند. سيستم‌ وريلاگ مفاهيم جذابی را برای دانشجويان کامپيوتر در طراحی سخت افزار عرضه کرده است. سرانجام ابزارهای شبيه‌سازی و سنتز و بسته طراحی FPGA ساخته شده و به طور نسبتاَ ارزان در موسسه‌های آموزشی و روی سيستم عامل کامپيوتر‌های شخصی در دسترس می‌باشند.

ساختار اين کتاب

فصل ۱

ايده‌های را که در بطن اين کتاب است، معرفی می‌کند، به طور مثال استفاده از ابزارهای خودکارسازی طراحی الکترونيک و CMOS و تکنولوژی منطق قابل برنامه‌ريزی. ما همچنين بعضی از مشکلات مهندسين مثل محدوده نويز و گنجايش خروجی را در نظر گرفتيم.

فصل ۲

قواعد جبر بولی و طراحی منطق ترکيبی مرور می‌شوند. مسئله مهم زمان‌بندی و مشکلات مربوط به هزارد مورد بررسی قرار می‌گيرند. برخی تکنيک‌های مقدماتی برای نشان دادن داده‌ها مطرح می‌شود.

فصل ۳

سيستم‌ وريلاگ به واسطه مدل‌های اوليه گيت منطقی معرفی می‌شود. در اين فصل بر اهميت کد مستند شده تاکيد می‌شود. ما نشان می‌دهيم که چطور نت ليست‌های گيت‌های اوليه ساخته می‌شوند و چگونه تاخيرها به واسطه گيت‌ها مدل‌سازی می‌شوند. ما همچنين مدل‌های پارامتری را مطرح خواهيم کرد. ايده استفاده از سيستم‌ وريلاگ برای تصدیق مدل‌ها، با استفاده از testbench تعريف می‌گردد.

فصل ۴

تکنيک‌های متنوع مدل‌سازی شرح داده می‌شود. بلوک‌های ساختاری ترکيبی، ديکدرها، انکدرها، مالتی پلکسرها، جمع کننده‌ها و چک کننده‌های پريتی مدل‌سازی شده، با استفاده از يک رشته ساختار کد همزمان و ترتيبی سيستم‌ وريلاگ، مدل‌سازی می‌شوند. مدل‌های سخت افزاری سيستم‌ وريلاگ در اين فصل معرفی می‌شوند و در فصول ۵، ۶ و ۷ عملا مدل‌های سخت افزاری سنتز‌پذير بيان می‌شوند. گرچه بحث اينکه چه چيزهايی دقيقا پشتيبانی می‌شوند تا فصل ۱۰ به عقب افتاده است. روش طراحی testbench دوباره در فصل ۴ مطرح می‌شود. به علاوه نماد وابستگی IEEE معرفی می‌شود.

فصل ۵

بلوک‌های ساختاری ترتيبی گوناگونی را نشان می‌دهد: لچ‌ها، فليپ فلاپ‌ها، ثبات‌ها، شمارنده‌ها، حافظه و يک مالتی پلکسر ترتيبی. به همان سبکی که در فصل ۴ استفاده شد با نماد وابستگی IEEE، طراحی testbench و معرفی ساختار کد‌بندی سيستم‌ وريلاگ.

فصل ۶

شايد مهمترين فصل اين کتاب باشد و در مورد اين بحث می‌کند که در اصول طراحی ديجيتال چه چيزهايی ممکن است مطرح شود: طراحی ماشين‌های حالت متناهی. علائم چارت ASM بيان می‌شود. فرايند طراحی از چارت ASM به فليپ فلاپ‌های نوع D و منطق حالت بعدی و خروجی شرح داده می‌شود. مدل‌های سيستم‌وريلاگ ماشين‌های حالت معرفی می‌شوند.

فصل ۷

مفاهيم سه فصل قبل ترکيب می‌شوند. علائم چارت ASM برای بيان ماشين‌های حالت کوپله شده و خروجی‌های رجيستر شده، توسعه می‌یابند و بنابراين مسيرداده-کنترل‌کننده، قسمت‌بندی می‌شود. از اين رو ما ايده دستورالعمل در قالب سخت افزار را توضيح می‌دهيم و مدل‌سازی يک ريزپردازنده بسيار مقدماتی را در سيستم‌ وريلاگ ادامه می‌دهيم. اين وسيله‌ای را برای معرفی واسط‌ها و پکيج‌ها تأمين می‌کند.

طراحی testbench در فصل ۸ با جزئيات بيشتر مورد بحث قرار می‌گيرد. پس از پوشش‌دهی تکنيک‌های فصل‌های قبل، ما بحث درباره معماری testbench، توليد آزمون تحميلی تصادفی و تائيد مبتنی بر اثبات را ادامه می‌دهيم. سيستم‌ وريلاگ اصولا يک زبان مدل‌سازی باقی می‌ماند.

فصل۹

عمليات يک شبيه ساز سيستم‌ وريلاگ را توصيف می‌کند. ابتدا ايده شبيه‌سازی رويدادگرا توضيح داده می‌شود و سپس ويژگی‌های مخصوص سيستم‌ وريلاگ مورد بحث قرار می‌گيرد.

مسئله ديگری که به طور فزاينده مهم شمرده می‌شود نقش سيستم‌ وريلاگ به عنوان يک زبان برای توصيف مدل‌های سنتز به همان صورت که در فصل ۱۰ توصيف شد، می‌باشد. امروزه نوع عمده ابزارهای سنتز که در دسترس است، براي سنتز RTL می‌باشد.

اين ابزارها می‌توانند به وجود فليپ فلاپ‌ها و لچ‌ها در يک مدل سيستم‌وريلاگ پی ببرند. اين ساختارها توصیف شده‌اند. متقابلاً فليپ فلاپ‌ها می‌توانند به غلط ايجاد شوند اگر توصيف ضعيف نوشته شده باشد و يا توصيف شامل خطاهای معمول باشد. فرايند سنتز می‌تواند توسط محدوديت‌هايی کنترل شود. به دليل اينکه اين محدوديت‌ها خارج از خود زبان هستند آنها در شرايط کلی مورد بحث قرار می‌گيرند.

ساختارهای مناسب برای FPGA بيان شده است. و در نهايت سنتز رفتاری که انتظار می‌رود که يک تکنولوژی طراحی مهم شود، به طور خلاصه بررسی می‌شود.

فصل ۱۱ و ۱۲

به مباحث آزمون و طراحی برای آزمون اختصاص داده شده‌اند. اغلب اين سطح از مطلب مورد اهمال قرار می‌گرفت. اما امروزه به عنوان يک بخش مهم از فرايند طراحی شناخته می‌شود. در فصل ۱۱ ايده مدل‌سازی خطا معرفی شده است. سپس شيوه‌های توليد آزمون بيان می‌شود. اثرات يک آزمون توسط شبيه‌سازی خطا تعيين می‌شود.

فصل ۱۲

سه اصل مهم در طراحی برای آزمون شرح داده می‌شود: مسير اسکن، آزمون خودساخته و اسکن مرزی. اين هميشه يک موضوع بی‌نتيجه بوده است. اما يک شبيه ساز سيستم‌ وريلاگ به طور مثال می‌تواند به منظور اينکه نشان دهد چگونه يک ساختار آزمون خودساخته می‌تواند اثرات متفاوتی برای مدارهای عاری از خطا و خطادار توليد کند، استفاده شود.

 فصل ۱۳

از سيستم‌ وريلاگ به عنوان ابزاری برای کشف رفتارهای متناقض در مدارهای ترتيبی آسنکرون استفاده می‌کنيم. اگرچه روش غالب طراحی به طور رايج سنکرون است. محتملاً سيستم‌های ديجيتال به طور فزاينده شامل ارتباط آسنکرون مدارهای سنکرون با يکديگر خواهند بود. ما مفاهيم مد اساسی را معرفی می‌کنيم و نشان می‌دهيم چگونه مدارهای آسنکرون تجزيه و تحليل و طراحی می‌شوند. همچنین از شبيه‌سازی سيستم‌ وريلاگ به منظور توضيح مشکلات هزاردها، رقابت‌ها و نقض زمان راه اندازی و نگه‌داری استفاده می‌کنيم.  و مشکل شبه پايداری را مورد بررسی قرار می‌دهيم.

فصل آخر

کتاب طراحی مدارهای دیجیتال با system verilog Verilog-AMS و مدل‌سازی سيگنال ترکيبی را معرفی می‌کند. توضيح خلاصه‌ای از مبدل‌های ديجيتال به آنالوگ و آنالوگ به ديجيتال آورده شده است. ساختارهای Verilog-AMS که به عنوان مبدل‌ها مدل شده‌اند بيان شده است. ما اينجا همچنين ايده حلقه قفل شده فاز را معرفی می‌کنيم و يک مدل ساده سيگنال ترکيبی را ارائه داديم. پيوست به طور خلاصه تشريح می‌کند که چگونه سيستم‌ وريلاگ با ورژن‌های قبلی وريلاگ متفاوت است.

انتهای هر فصل شامل تعدادی تمرين می‌باشد. اين تمرين‌ها همچنين بصورت کمکی هستند تا دستورات هر فصل را شبيه‌سازی و يا در صورت لزوم سنتز کنيد. برای اجرای اين اعمال شبيه‌سازی و سنتز ممکن است خواننده خودش مجبور به نوشتن testbench‌ها و فايل‌های محدوديت (قيد) شود.

فهرست مطالب کتاب طراحی مدارهای دیجیتال با system verilog:

پيشگفتار

فصل ۱ / مقدمه

۱-۱ طراحی ديجيتال امروزی(نوين)

۱-۲ طراحی با زبان‌های توصيف سخت افزار

۱-۲-۱ طراحی خودکار

۱-۲-۲ SystemVerilog چيست؟

۱-۲-۳ VHDL چيست؟

۱-۲-۴ شبيه سازی

۱-۲-۵ سنتز

۱-۲-۶ استفاده مجدد

۱-۲-۷ تأييد

۱-۲-۸ روند طراحی

۱-۳ تکنولوژی CMOS

۱-۳-۱ گيت‌های منطقی

۱-۳-۲ ASIC‌ها و FPGA

۱-۴ منطق قابل برنامه‌ريزی

۱-۵ مشخصات الکتريکی

۱-۵-۱ محدوده نويز

۱-۵-۲ گنجايش خروجی

فصل ۲ / طراحی منطق ترکيبی

۲-۱ جبر بولی

۲-۱-۱ مقادير

۲-۱-۲ عملگرها

۲-۱-۳ جداول درستی

۲-۱-۴ قوانين جبر بولی

۲-۱-۵ قانون دمورگان

۲-۱-۶ قضيه بسط شانن

۲-۲ گيت‌های منطقی

۲-۳ طراحی منطق ترکيبی

۲-۳-۱ حداقل‌سازی منطق

۲-۳-۲ جدول‌های کارنو

۲-۴ زمان‌بندی

۲-۵ کدهای عددی

۲-۵-۱ اعداد صحيح

۲-۵-۲ اعداد با مميز ثابت

۲-۵-۳ اعداد با مميز شناور

۲-۵-۴ کاراکترهای الفبايی – عددی

۲-۵-۵ کدهای گری

۲-۵-۶ بيت‌های توازن

فصل ۳ / منطق تركيبی با استفاده از مدل‌های گيت سيستم‌وريلاگ

۳-۱- فايل‌ها و ماژول‌ها

۳-۲ شناسه‌ها، فضاها و توضيحات

۳-۳ مدل‌های گيت‌پايه

۳-۴ يك نت ليست ساده

۳-۵ مقادير منطقی

۳-۶ انتساب‌های پيوسته

۳-۶-۱ عملگرهای سيستم‌وريلاگ

۳-۷ تأخيرها

۳-۸ پارامترها

۳-۹ )Testbenchبستر آزمون)

فصل ۴ / بلاك‌های ساختار تركيبی

۴-۱ مالتی پلكسر (تسهيم‌كننده)

۴-۱-۱ مالتی پلكسر ۲ به ۱

۴-۱-۲ مالتی پلكسر ۴ به ۱

۴-۲ ديكدر (رمزگشا)

۴-۲-۱ ديكدر ۲ به ۴

۴-۲-۲ ديكدر پارامتری

۴-۲-۳ ديكدر سِوِن سگمنت (۷-seg)

۴-۳ رمزگذار اولويت

۴-۳-۱ مقادير يكتا و بي‌اهميت

۴-۴ جمع‌كننده‌ها

۴-۴-۱ مدل تابعی

۴-۴-۲ جمع‌كننده موجی

۴-۴-۳ Tasks (كارها)

۴-۵ چك‌كننده توازن

۴-۶ بافرهاي سه حالته

۴-۶-۱ منطق چند مقداری

۴-۷ Testbench بلاك‌های تركيبی

فصل ۵ / مدل‌های سيستم‌وريلاگ بلاک‌های منطقی ترتيبی

۵-۱ نگهدارنده‌ها(لچ‌ها)

۵-۱-۱ نگهدارنده SR

۵-۱-۲ نگهدارنده D

۵-۲ فليپ فلاپ‌ها

۵-۲-۱ فليپ فلاپ D تغييرکننده با لبه

۵-۲-۲ SET وRESET آسنکرون (نشاندن و بازنشاندن آسنکرون)

۵-۲-۳ Set و Reset سنکرون و فعال‌ساز کلاک

۵-۳ فليپ فلاپ‌های JK و T

۵-۴ ثبات‌ها و ثبات‌های انتقالی

۵-۴-۱ ثبات چندبيتی

۵-۴-۲ ثبات‌های انتقالی (شيفت رجيسترها)

۵-۵ شمارنده‌ها

۵-۵-۱ شمارنده باينری

۵-۵-۲ شمارنده جانسون

۵-۵-۳ ثبات انتقال با فيدبک خطی

۵-۶ حافظه

۵-۶-۱ ROM

۵-۶-۲ SRAM

۵-۶-۳ RAM سنکرون

۵-۷ ضرب‌کننده ترتيبی

۵-۸ Testbench براي بلاک‌های ساختار ترتيبی

۵-۸-۱ توليد کلاک

۵-۸-۲ Resetها و ساير سيگنال‌های قطعی

۵-۸-۳ پاسخ‌های بررسی

فصل ۶ / طراحی ترتيبی سنکرون

۶-۱ سيستم‌های ترتيبی سنکرون

۶-۲ مدل‌های سيستم‌های ترتيبی سنکرون

۶-۲-۱ ماشين‌های مور و ميلی

۶-۲-۲ ثبات‌های حالت

۶-۲-۳ طراحی يک شمارنده سه بيتی

۶-۳ ماشين‌های حالت الگوريتمی

۶-۴ سنتز از روی چارتهای ASM

۶-۴-۱ پياده‌سازی سخت افزار

۶-۴-۲ تخصيص حالت

۶-۴-۳ حداقل‌سازی حالت

۶-۵ ماشين‌های حالت در سيستم‌وريلاگ

۶-۵-۱ اولين مثال

۶-۵-۲ تشخيص‌دهنده بيت توازن متوالی

۶-۵-۳ ماشين Vending

۶-۵-۴ ذخيره‌سازی داده

۶-۶ test bench‌ها برای ماشين حالت

فصل ۷ /سيستم‌های ترتيبی پيچيده

۷-۱ ماشين‌های حالت به هم پيوسته

۷-۲ تقسيم‌بندی مسير داده- کنترل کننده

۷-۳ دستورالعمل‌ها

۷-۴ يک ميکروپروسسور ساده

۷-۵ مدل سيستم‌وريلاگ يک ميکروپروسسور ساده

فصل ۸ / نوشتن Testbench

۸-۱ Testbenchهاي پايه

۸-۱-۱ توليد کلاک

۸-۱-۲ Reset و ساير سيگنال‌های قطعی

۸-۱-۳ نمايش پاسخ‌ها

۸-۱-۴ پاسخ‌های موقت

۸-۱-۵ بردارهای تست از يک فايل

۸-۲ ساختار Testbench

۸-۲-۱ برنامه‌ها

۸-۳ توليد محرک‌های تصادفی ساختگی

۸-۳-۱ برنامه‌نويسی شي گرا

۸-۳-۲ توليد عدد تصادفی (Randomization)

۸-۴ تأييد مبتنی بر بازبينی

فصل ۹ / شبيه‌سازی سيستم‌وريلاگ

۹-۱ شبيه‌سازی فعال شده با رخداد

۹-۲ شبيه‌سازی سيستم‌وريلاگ

۹-۳ رقابت‌ها

۹-۳-۱ اجتناب از رقابت

۹-۴ مدل‌های تأخير

۹-۵ ابزارهای شبيه‌سازی

فصل ۱۰ / سنتز سيستم‌وريلاگ

۱۰-۱ سنتز RTL

۱۰-۱-۱ سيستم‌وريلاگ سنتزناپذير

۱۰-۱-۲ فليپ فلاپ‌ها و نگهدارنده‌هاي استنتاج شده

۱۰-۱-۲-۱ نگهدارنده حساس به سطح

۱۰-۱-۲-۲ فليپ فلاپ حساس به لبه

۱۰-۱-۳ منطق ترکيبی

۱۰-۱-۴ خلاصه‌ای از قوانين سنتز RTL

۱۰-۲ قيود

۱۰-۲-۱ صفات

۱۰-۲-۲ قيدهای مساحتی و ساختاری

۱۰-۲-۲-۱ کدگذاری حالت

۱۰-۲-۲-۲ قيدهای منبع

۱۰-۲-۲-۳- قيدهای زمانی

۱۰-۲-۳ صفات full_case و Parallel_case

۱۰-۳ سنتز FPGA‌ها

۱۰-۴ سنتز رفتاری

۱۰-۵ بازبينی نتايج سنتز

۱۰-۵-۱- شبيه‌سازی زمان‌بندی

فصل ۱۱ / آزمون سيستم‌های ديجيتالی

۱۱-۱ ضرورت وجود آزمون

۱۱-۲ نمونه‌های خطا

۱۱-۲-۱ مدل خطای گيرکرده تکی

۱۱-۲-۲ خطاهای PLA

۱۱-۳ توليد الگوی آزمون مبتنی خطا

۱۱-۳-۱ الگوريتم مسير حساس

۱۱-۳-۲ خطاهای غيرقابل تشخيص

۱۱-۳-۳ الگوريتم D

۱۱-۳-۴ PODEM

۱۱-۳-۵ از بين رفتن خطا

۱۱-۴ شبيه‌سازی خطا

۱۱-۴-۱ شبيه‌سازی موازی خطا

۱۱-۴-۲ شبيه‌سازی همزمان خطا

فصل ۱۲ / طراحی برای قابليت آزمون‌پذير بودن

۱۲-۱ بهبود قابليت آزمون پذيری تک منظوره

۱۲-۲ طراحی ساخت يافته برای آزمون

۱۲-۳ خودآزمايی درون ساخته شده

۱۲-۳-۱ مثال

۱۲-۳-۲ بررسی بلوک منطقی ساخته شده در داخل (BILBO)

۱۲-۴ اسکن مرزی (۱/۱۱۴۹ IEEE)

فصل ۱۳ / طراحی ترتيبی آسنکرون

۱۳-۱ مدارهای آسنکرون

۱۳-۲ تجزيه و تحليل مدارهای آسنکرون

۱۳-۲-۱ تجزيه و تحليل غير رسمی

۱۳-۲-۲ تجزيه و تحليل رسمی

۱۳-۳ طراحی مدارهای آسنکرون

۱۳-۴ ماشين‌های حالت آسنکرون

۱۳-۵ زمان‌های راه اندازی و نگهداری و ناپايداری

۱۳-۵-۱ محدوديت‌های مد اساسی و مدارهای سنکرون

۱۳-۵-۲ مدل‌سازی سيستم‌وريلاگ نقض زمان برپايی و نگهداری

۱۳-۵-۳ ناپايداری

فصل ۱۴ / مواجهه با دنياي آنالوگ

۱۴-۱ مبدل‌های ديجيتال به آنالوگ

۴-۲ مبدل‌های آنالوگ به ديجيتال

۱۴-۳ Verilog-AMS

۱۴-۳-۱ اصول وريلاگ_AMS

۱۴-۳-۲ دستورات كمكی

۱۴-۳-۳ مدلسازی سيگنال مختلط

۱۴-۴ حلقه‌های قفل فاز

۱۴-۵ شبيه‌سازهای AMS_وريلاگ

پيوست الف) پاسخ به سوالات انتخابی

منابع و مآخذ کتاب طراحی مدارهای دیجیتال با system verilog